A3R12E40DBF-8E

Zentel Japan
155-A3R12E40DBF-8E
A3R12E40DBF-8E

Fab. :

Description :
DRAM DDR2 512Mb, 32Mx16, 800 at CL5, 1.8V, FBGA-84

Fiche technique:
Modèle de ECAO:
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En stock: 731

Stock:
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Délai usine :
16 Semaines Délai de production estimé en usine pour des quantités supérieures à celles indiquées.
Minimum : 1   Multiples : 1
Prix unitaire:
-,-- €
Ext. Prix:
-,-- €
Tarif est.:

Prix (EUR)

Qté. Prix unitaire
Ext. Prix
2,83 € 2,83 €
2,65 € 26,50 €
2,57 € 64,25 €
2,51 € 125,50 €
2,45 € 245,00 €
2,37 € 592,50 €
2,34 € 1 170,00 €
2,29 € 2 290,00 €
2,19 € 4 380,00 €

Attribut de produit Valeur d'attribut Sélectionner l'attribut
Zentel Japan
Catégorie du produit: DRAM
RoHS:  
SDRAM - DDR2
512 Mbit
16 bit
400 MHz
FPGA-84
32 M x 16
400 ps
1.7 V
1.9 V
0 C
+ 85 C
DDR2
Tray
Marque: Zentel Japan
Pays d’assemblage: Not Available
Pays de diffusion: Not Available
Pays d'origine: TW
Sensibles à l’humidité: Yes
Style de montage: SMD/SMT
Type de produit: DRAM
Nombre de pièces de l'usine: 2000
Sous-catégorie: Memory & Data Storage
Courant d’alimentation maximal: 65 mA
Nom commercial: Zentel Japan
Poids de l''unité: 194 mg
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Attributs sélectionnés: 0

Fiche technique

CNHTS:
8542329010
USHTS:
8542320028
ECCN:
EAR99

DDR2 SDRAM

Zentel DDR2 SDRAM features a double-data-rate architecture with two data transfers per clock cycle. The high-speed data transfer is realized by the 4 bits prefetch pipelined architecture. A bi-directional differential data strobe (DQS and /DQS) is transmitted/received with data for capturing data at the receiver. DQS is edge-aligned with data for READs; center-aligned with data for WRITEs Differential clock inputs (CK and /CK). The DLL aligns DQ and DQS transitions with CK transitions.

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